基于冗余算法和跳跃式结构的54位乘法器的研究
孙海珺,邵志标，迟晓明，邹刚
（西安交通大学电子与信息工程学院，710049,西安）
摘要:为了提高乘法器的综合性能，提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构，前者可以减少部分积的数目，提高部分积的产生速度，后者可以加快部分积的压缩，减少电路内部的伪翻转，从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构，采用0.25μmCMOS工艺，实现了54×54位全定制乘法器，其乘法延时为4.3ns，芯片面积为1.38mm2,50MHz频率下的动态功耗仅为47.2mW.模拟验证表明，与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比，该乘法器的乘法延时减少了23%，功耗降低了17%，面积减少了20%.
关键词:冗余Booth算法；跳跃式Wallace树；乘法器；部分积
中图分类号:TN47文献标识码:A文章编号:0253-987X(2006)02-0191-04